【摘要】：在定义实体名、结构体名、信号和变量名等标识符时，尽量选择有意义的命名，在同一设计中应保持一致性。用VHDL进行设计时，建议信号、变量、端口尽量使用STD＿LOGIC或其派生类型，这样做的目的是为了统一信号格式，信号连接方便，不容易出错误，尤其是模块与模块之间连接时。组合逻辑设计时，IF语句必须有一个ELSE对应，CASE＿WHEN语句必须有WHEN OTHERS分支。若信号在IF＿ELSE或CASE＿WHEN语句作非完全赋值，必须给定一个缺省值。
3.4.1 VHDL代码书写规范与建议
VHDL代码书写规范与建议如下：
（1）在定义实体名、结构体名、信号和变量名等标识符时，尽量选择有意义的命名，在同一设计中应保持一致性。
（2）VHDL是强类型语言，不同基本类型的数据之间不能直接赋值。用VHDL进行设计时，建议信号、变量、端口尽量使用STD＿LOGIC或其派生类型（如STD＿LOGIC＿VECTOR），这样做的目的是为了统一信号格式，信号连接方便，不容易出错误，尤其是模块与模块之间连接时（使用port map语句）。
（3）组合逻辑设计时，IF语句必须有一个ELSE对应，CASE＿WHEN语句必须有WHEN OTHERS分支。若信号在IF＿ELSE或CASE＿WHEN语句作非完全赋值，必须给定一个缺省值。
（4）进程（PROCESS）语句的敏感量列表必须完整。
（5）元件例化（PORT MAP）语句建议采用名称映射方式。
（6）代码书写要有层次，并层层缩进，程序中要有必要的注释。
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