【摘要】：用VHDL语言设计实现一个4人表决器，多数人赞成决议则通过，否则决议不通过，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。
实验4 VHDL组合逻辑电路设计（三）
【实验目的】
（1）熟悉用VHDL语言设计组合逻辑电路的方法；
（2）熟悉用QuartusⅡ文本输入法进行电路设计。
【实验所用仪器及元器件】
（1）计算机；
（2）直流稳压电源；
（3）数字系统与逻辑设计实验开发板。
【实验内容】
（1）用VHDL语言设计实现一个4人表决器，多数人赞成决议则通过，否则决议不通过，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。
（2）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出‘0’仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。
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