【摘要】：用VHDL语言设计实现一个带异步复位的4位二进制减计数器，仿真验证其功能，并下载到实验板测试。要求用按键设定输入信号，发光二极管显示输出信号。
实验8 VHDL时序逻辑电路设计（一）
【实验目的】
（1）熟悉用VHDL语言设计时序逻辑电路的方法；
（2）熟悉计数器的设计与应用；
（3）熟悉用QuartusⅡ文本输入法进行电路设计。
【实验所用仪器及元器件】
（1）计算机；
（2）直流稳压电源；
（3）数字系统与逻辑设计实验开发板。
【实验内容】
（1）用VHDL语言设计实现一个带异步复位的4位二进制减计数器，仿真验证其功能，并下载到实验板测试。要求用按键设定输入信号，发光二极管显示输出信号。
（2）用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验板测试。要求用按键设定输入信号，发光二极管显示输出信号。
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