数字频率计的设计

7．2．2　数字频率计的设计

1)测频控制信号发生器设计

频率测量的基本原理是计算每秒内待测信号的脉冲个数，这就要求TESTCTL的计数使能信号TSTEN能产生一个1 s脉宽的周期信号，并对频率计每个计数器CNT10的EN使能端进行同步控制。当TSTEN为高电平时，允许计数;为低电平时，停止计数，并保持其所计的数。在停止计数期间，需要一个锁存信号LOAD的上升沿将计数器前1 s的计数值锁存进32位锁存器REG32B，由外部的7段译码器译出并稳定显示;锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1 s的计数操作作准备。

图7．3　8位十进制数字频率计的电路逻辑图

测频控制信号发生器的工作时序如图7．3所示。为了产生这个时序图，需建立一个由D触发器构成的二分频器，在每次时钟CLK上升沿到来时其值翻转。控制信号时钟CLK的频率取1 Hz，而信号TSTEN的脉宽恰好为1 s，可以用作闸门信号。根据测频的时序要求，可得出信号LOAD和CLR_CNT的逻辑描述。由图7．4可见，在计数完成后，即计数使能信号TSTEN在1 s高电平后，利用其反相值的上升沿产生一个锁存信号LOAD;0．5 s后，CLR_ CNT产生一个清零信号上升沿。

图7．4　频率计测频控制信号发生器TESTCTL的测控时序图

测频控制信号发生器的源程序如例7．7所示。

【例7．7】

2)十进制计数器设计

十进制计数器的源程序在介绍计数器时已给出，现重写如例7．8所示。

【例7．8】

3)32位锁存器设计

设置锁存器的好处是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B的内部，并由REG32B的输出端输出，然后由实验板上的7段译码器译成能在数码管上显示的对应数值。

【例7．9】

4)数字频率计的源程序

数字频率计的源程序描述如例7．10所示。

【例7．10】