【摘要】：熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出c out与相邻的高位加法器的最低进位输入信号c in相接。建立一个更高的原理图设计层次，利用实验内容1获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
实验一 原理图输入设计8位全加器
(1)实验目的
熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。
(2)原理说明
一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出c out与相邻的高位加法器的最低进位输入信号c in相接。
(3)实验内容1
完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。建议采用实验电路模式5;键1、2、3(P IO0/1/2)分别接a in、b in、c in;发光管D2、D1(P IO9/8)分别接sum和c out。
(4)实验内容2
建立一个更高的原理图设计层次，利用实验内容1获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。建议采用实验电路模式1;键2、键1输入8位加数;键4、键3输入8位被加数;数码管6/5显示加和;D8显示进位c out。
(5)思考题
为了提高加法器的速度，如何改进以上设计的进位方式?
(6)实验报告
详细叙述8位加法器的设计流程;给出各层次的原理图及其对应的仿真波形图;给出加法器的延时情况;给出硬件测试流程和结果。
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