【摘要】：在MAX+plusII上对例8．1进行编辑、编译、综合、适配、仿真。说明例8．1各语句的作用，详细描述示例的功能特点，给出所有信号的时序仿真波形。进行引脚锁定以及硬件下载测试。建议选用实验电路模式5，用键8控制RST;用键7控制ENA;计数溢出COUT接发光管D8;OUTY是计数输出，接数码管1;时钟CLK接clock2，通过跳线选择4 Hz信号。将实验过程和实验结果写进实验报告。在例8．1中是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即OUTY＜=OUTY+1 ?
实验二 含异步清零和同步时钟使能的4位加法计数器
(1)实验目的
学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
(2)实验原理
例8．1是一含计数使能、异步复位和计数值并行预置功能的4位加法计数器的VHDL描述。
【例8．1】
(3)实验内容1
在MAX+plusII上对例8．1进行编辑、编译、综合、适配、仿真。说明例8．1各语句的作用，详细描述示例的功能特点，给出所有信号的时序仿真波形。
(4)实验内容2
进行引脚锁定以及硬件下载测试。建议选用实验电路模式5，用键8(PIO7)控制RST;用键7(PIO6)控制ENA;计数溢出COUT接发光管D8(PIO15);OUTY是计数输出，接数码管1(PIO19－PIO16，低位靠右);时钟CLK接clock2，通过跳线选择4 Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。
(5)思考题1
在例8．1中是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即OUTY＜=OUTY+1 ?为什么?
(6)思考题2
修改例8．1，用进程语句实现进位信号的检出。
(7)实验报告
将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。
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