位十进制频率计设计

实验五4　位十进制频率计设计

(1)实验目的

设计4位十进制频率计，学习较复杂的数字系统设计方法。

(2)实验原理

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1 s的输入信号脉冲计数允许的信号;1 s计数结束后，计数值锁入锁存器的锁有信号，并为下一测频计数周期做准备的计数器清零信号。这3个信号可以由一个测频控制信号发生器产生，即图8．4中的TESTCTL。

TESTCTL的计数使能信号CNT_EN能产生一个1 s脉宽的周期信号，并对频率计每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN为高电平时允许计数;为低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上升沿将计数器前1 s的计数值锁存进各锁存器REG4B，并由外部的七段译码器译出显示。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一清零信号RST_CNT对计数器进行清零，为下1 s的计数操作做准备。

(3)实验内容1

根据例8．4、例8．5、例8．6说明图8．4描述的4位十进制频率计的工作原理，并根据图8．4用例化语句写出频率计的顶层文件，给出测频时序波形及分析。

图8．44　位十进制频率计顶层文件原理图

【例8．4】测频控制器。

【例8．5】十进制计数器。

【例8．6】 4位锁存器。

(4)实验内容2

进行频率计设计的硬件验证。编译、综合和适配频率计顶层设计文件，并编程下载进入目标器件中。建议选用实验电路模式0，4个数码管显示测频输出;待测频率输入F_IN由clock0输入，频率可选4 Hz、256 Hz或更高;1 Hz测频控制信号F₁Hz可由clock2输入(用跳线选1 Hz)。

(5)附加实验内容

将频率计扩展为8位十进制频率计，并在测频速度上给予优化。

(6)实验报告

给出频率计设计的完整实验报告。