【摘要】：通过设计一个N/PMOS晶体管版图，了解Cadence软件环境设置、设计规则，Cadence Virtuoso Schematic Editor和Cadence Virtuoso Layout Editor的基本操作，以及DRC流程。N/PMOS晶体管电路图如图1.1所示，其中NMOS晶体管的长为1μm，宽为3μm；PMOS晶体管的长为1μm，宽为6μm。
情境1 N/PMOS晶体管版图设计
【学习目标】
（2）初步理解版图的层次与集成电路工艺流程的对应关系；
（3）初步理解设计规则，并能应用在实际的版图设计中；
（4）掌握Cadence Virtuoso Schematic Editor基本操作；
（5）掌握Cadence Virtuoso Layout Editor基本操作；
（6）掌握设计规则检查工具。
【重点难点】
（1）版图的层次与集成电路工艺流程的对应关系；
（2）设计规则的理解；
（3）N/PMOS晶体管版图绘制；
（4）设计规则检查流程。
【参考学时】
参考学时为6学时。
1．任务目的
通过设计一个N/PMOS晶体管版图，了解Cadence软件环境设置、设计规则，Cadence Virtuoso Schematic Editor和Cadence Virtuoso Layout Editor的基本操作，以及DRC流程。
2．任务要求
完成Cadence设计软件环境设置后，将给定N/PMOS晶体管的电路图通过Cadence Virtuoso Schematic Editor绘制出来，通过Cadence Virtuoso Layout Editor绘制N/PMOS晶体管版图，并通过DRC验证。
3．电路图
N/PMOS晶体管电路图如图1.1所示，其中NMOS晶体管的长为1μm，宽为3μm；PMOS晶体管的长为1μm，宽为6μm。
图1.1 N/PMOS晶体管电路图
免责声明：以上内容源自网络，版权归原作者所有，如有侵犯您的原创版权请告知，我们将尽快删除相关内容。
