【摘要】：在上例两个程序中，左边程序一中，给“c”赋值的简单信号赋值语句，出现在构造体内，属于并发语句，与右边程序二中的显式进程process1等价，其敏感信号是a和b，“c＜=a and b”语句，在程序一中是并发语句，在程序二中是顺序语句；程序一中，给y赋值的条件信号赋值语句，与右边程序二中的显式进程process2等价，且其敏感信号是参与运算的所有信号，即a、b和c。
5.3.2 隐式进程
在VHDL中，构造体内的每个并发信号赋值语句和元件调用语句（关于元件调用语句将在后续章节介绍），其实都是一个隐式进程，其敏感信号就是出现在赋值表达式或端口映射中的所有信号。如例5-6所示。
需要注意，条件信号赋值和选择信号赋值均被界定为并发语句，但简单信号赋值语句没有并发或顺序的界定，若它出现在并发结构中，如构造体、BLOCK之中时，就是并发语句，若其出现在顺序结构中，如进程、子程序中时，就是顺序语句。
【例5-6】隐式进程
在上例两个程序中，左边程序一中，给“c”赋值的简单信号赋值语句，出现在构造体内，属于并发语句，与右边程序二中的显式进程process1等价，其敏感信号是a和b，“c＜=a and b”语句，在程序一中是并发语句，在程序二中是顺序语句；程序一中，给y赋值的条件信号赋值语句，与右边程序二中的显式进程process2等价，且其敏感信号是参与运算的所有信号，即a、b和c。
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