【摘要】：利用例7-11和例7-12设计好的二输入与门模块，构成如图7.7所示逻辑电路的VHDL程序如例7-13所示。.多了一个输入引脚，在用VHDL编程时，在端口说明中应加一个输入端口c。当然，根据逻辑表达式，该输入端口的信号c应与a和b一样，一起参与逻辑运算，以得到最后的输出y。
7.2.7 多输入门电路
要构成一个如图7.7所示的多输入电路，可以通过调用已有的二输入与门模块，直接进行电路的设计。利用例7-11和例7-12设计好的二输入与门模块，构成如图7.7所示逻辑电路的VHDL程序如例7-13所示。
图7.7 三个二输入与门构成的电路
【例7-13】三个二输入与门构成的电路
.多了一个输入引脚，在用VHDL编程时，在端口说明中应加一个输入端口c。当然，根据逻辑表达式，该输入端口的信号c应与a和b一样，一起参与逻辑运算，以得到最后的输出y。
三输入与门的逻辑电路图如图7.8所示，其真值表如表7.7所示。
表7.7 三输入与门真值表
图7.8 三输入与门逻辑符号图
三输入与门电路的逻辑表达式为：y=a·b·c。
例7-14是利用逻辑表达式构建三输入与门的VHDL程序。
【例7-14】用逻辑表达式构建三输入与门
例7-15是利用逻辑真值表构建三输入与门的VHDL程序。
【例7-15】用逻辑真值关系描述三输入与门
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