9.1有限状态机概述

9.1　有限状态机概述

利用VHDL设计逻辑系统特别是控制逻辑系统，往往可以采用有限状态机设计方法。

通常对于一个数字电子系统可以有多种描述或表征方式，例如：框图描述、状态机描述、VHDL语句描述、电路图描述和网表描述等。框图描述以方框图的形式表明了信号在数字电子系统各模块间传递转移的顺序和条件，其优点是概念清晰、直观和易于理解。我们可以把状态机描述理解为：符号化了的框图描述，即状态机也是表明了信号在数字电子系统各模块间传递转移的顺序和条件。

用有限状态机设计的控制逻辑系统在功能上可以与CPU相似。但是，一个由状态机构成的控制器硬件系统比CPU所能完成的同样功能的软件系统的工作速度要高出3～5个数量级。这是因为尽管CPU和状态机都是按照时钟节拍以顺序时序方式工作的，但CPU是按照指令周期，以逐条执行指令的方式运行的，即：每执行一条指令，通常只能完成一项简单操作，而一个指令周期须由多个机器周期构成，一个机器周期又由多个时钟节拍构成。相比之下，状态机变换周期只有一个时钟周期，在每一个状态，状态机可以完成许多并行运算和控制操作。

除此之外，状态机的优越性还表现在以下三方面：

（a）有利于综合。由于状态机的结构模式相对简单，容易被综合器识别，为综合器优化实现提供了有利条件。

（b）状态机的设计程序层次分明、结构清晰，可读性强。

（c）可靠性高。由于状态机的设计中能使用各种容错技术，而且即使状态机进入非法状态，从中跳出也很容易，且所耗的时间也十分短暂，不会损害系统的运行。

因此，状态机在逻辑系统设计中获得了广泛应用。

有限状态机由三部分构成：状态寄存器，下状态转移逻辑，输出逻辑。其结构如图9.1所示。

按照有限状态机的输出决定因素，状态机分为Mealy（米利）型和Moore（莫尔）型。Mealy型状态机的输出由状态机的输入和状态机的状态共同决定；Moore型状态机的输出仅与状态机的状态有关，与状态机的输入无关。从程序设计实现的角度来看，二者除了输出结构的差异以及由此产生的Mealy状态机输出比Moore状态机快一个时钟之外，其余结构均类似。

图9.1　有限状态机结构图