【摘要】：仿真，也称为模拟。对电路设计的逻辑行为和运行功能进行测试，可以获得许多对原设计进行排错、改进的信息。在工程上，VHDL仿真类型可分为行为仿真、功能仿真和时序仿真。行为仿真是对未经综合的文件进行仿真；功能仿真是在不考虑延时的情况下，利用门级仿真获得仿真结果，即在未经布线前，使用VHDL源程序综合后的文件进行仿真；时序仿真则是将VHDL设计综合后，再由FPGA适配器映射于指定的FPGA型号，最后对得到的文件进行仿真。
10.2 仿真
仿真，也称为模拟（Simulation）。对电路设计的逻辑行为和运行功能进行测试，可以获得许多对原设计进行排错、改进的信息。
在工程上，VHDL仿真类型可分为行为仿真、功能仿真和时序仿真。行为仿真是对未经综合的文件进行仿真；功能仿真是在不考虑延时的情况下，利用门级仿真获得仿真结果，即在未经布线前，使用VHDL源程序综合后的文件进行仿真；时序仿真则是将VHDL设计综合后，再由FPGA适配器映射于指定的FPGA型号，最后对得到的文件进行仿真。
要对一个编译成功的设计进行仿真，首先需要给被仿真的设计加仿真激励。根据加仿真激励方式的不同，采用Active-HDL进行仿真的方法有三种：图形化界面手动加激励仿真；编写宏文件（*.do）加激励仿真；编写测试向量（Testbench）加激励仿真。
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