VHDL的FPGA逻辑综合

11.2　VHDL的FPGA逻辑综合

以下将以第七章例7-15交通信号灯监测电路的程序为例来说明如何对VHDL程序进行综合。具体步骤如下：

1．启动FPGA Express

图11.2　启动FPGA Express

图11.3　FPGA Express 主窗口

如图11.2所示，在Windows操作系统的开始菜单中启动Xilinx Foundation Series 3.1i中的FPGA Express主窗口，之后如图11.3所示。

如果独立安装了FPGA Express工具，直接通过开始菜单启动FPGA Express。

2．创建一个新的项目

FPGA Express主窗口打开后，选择创建一个新的项目，如图11.4所示。

图11.4　建立一个新的项目

3．添加源文件

添加例7-15交通信号灯监测电路的VHDL程序源文件。

选择Synthesis→Add Source Files，从图11.5的添加源文件对话框中选中源文件。

图11.5　添加源文件对话框

4．分析源文件

源文件的添加过程中，FPGA Express自动对其进行分析，并且从信息框中列出源文件中的错误和警告。用鼠标双击信息行则自动定位于源文件出错或警告行。

5．定义顶层设计

源文件分析通过后，点击design source窗口中的源文件前面的小加号，出现顶层设计的图标，其名字即为设计实体名，选中之，点击鼠标右键选择Create Implementation，弹出如图11.6所示的Create Implementation对话框，选中所需要的顶层模块。

图11.6　Create Implementation对话框

6．指定目标结构

用图11.6所示的Create Implementation对话框来实现综合选项的设定。

FPGA Express综合选项包括：

①顶层结构名

②芯片的厂商器件系列名、器件类型和速度等级

③按速度进行优化或按面积进行优化

④是否包含约束条件

⑤自动生成I/O管脚

⑥是否保持设计中的层次关系

7．添加设计的约束和控制

选择设计实现，点击鼠标左键，选择Edit Constraints，如图11.7所示。

打开设计约束和优化窗口，如图11.8所示。

约束和控制表格分为Clock，Paths，Ports和Modules四个独立的表格，在添加约束属性和选择信息之后，关闭约束窗口，将保存任何修改。

图11.7　选择Edit Constraints

图11.8　设计约束和优化窗口

8．观察逻辑图

综合后可以看到没有经过优化和经过优化设计的两个电路。用鼠标右键单击没有经过优化的设计实现，选择弹出菜单中的View Schematic可看到未经过优化的电路逻辑图如图11.9所示；用同样的方法可看到优化后的电路逻辑图如图11.10所示。

图11.9　未优化电路逻辑图

图11.10　优化后的电路逻辑图

9．输出网表

选择已经综合并优化的设计，用鼠标右键点击设计，从弹出的菜单中选中输出网表（export netlist），则在指定路径下会自动生成一个扩展名为“.edf”的文件，备用。