在前面的章节里，已经介绍了VHDL数字电路设计的FPGA实现，为拓展读者的知识面，本章将介绍数字专用集成电路（ASIC，Application Specific Integrated Circuits）的实现流程。
ASIC主要指用于某一专门用途的集成电路器件。对于数字ASIC，其设计方法有多种。按版图结构及制造方法分，有半定制（Semi-custom）和全定制（Full-custom）两种实现方法。
ASIC的全定制方法是一种基于晶体管级的，手工设计版图的制造方法。设计者需要使用全定制版图设计工具来完成，设计者必须考虑晶体管版图的尺寸、位置、互连线等技术细节，并据此确定整个电路的布局布线，以使设计的芯片的性能、面积、功耗、成本达到最优。显然，在全定制设计中，人工参与的工作量大，设计周期长，而且容易出错。
ASIC的半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为多种具体设计方法，其中半定制的标准单元法是最具代表性的ASIC实现方式。
标准单元（Standard Cell）法必须预建完善的版图单元库，库中包括以物理版图级表达的各种电路元件和电路模块“标准单元”，可供用户调用以设计不同的芯片。这些单元的逻辑功能、电性能及几何设计规则等都已经过分析和验证。与门阵列库单元不同的是，标准单元的物理版图将从最低层至最高层的各层版图设计图形都包括在内。在设计布图时，从单元库中调出标准单元按行排列，行与行之间留有布线通道，同行或相邻行的单元相连可通过单元行的上、下通道完成。隔行单元之间的垂直方向互连则必须借用事先预留在“标准单元”内部的走线道（feed-through）或在两单元间设置的“走线道单元”（feed-through cell）或“空单元”（empty cell）来完成连接。标准单元法设计ASIC的优点是：
（1）具有灵活的布图方式。
（2）“标准单元”预先存在单元库中，可以极大地提高设计效率。
（3）可以从根本上解决布通率问题，达到100%的布通率。
（4）可以使设计者更多地从设计项目的高层次关注电路的优化和性能问题。
（5）标准单元设计模式自动化程度高、设计周期短、设计效率高，十分适合利用功能强大的EDA工具进行ASIC的设计。
因此标准单元法是目前ASIC设计中应用最广泛的设计方法之一。标准单元法还有一个重要的优势，即它与可编程逻辑器件法的应用有相似点，它们都是建立在标准单元库的基础之上的，因此从FPGA/CPLD设计向使用标准单元法设计的ASIC设计迁移是十分方便的。利用这种设计模式可以很好地解决直接进行ASIC设计中代价高昂的功能验证问题和快速的样品评估问题。
一般的ASIC从设计到制造，需要经过若干步骤，如图12.1所示。
图12.1 ASIC设计流程
利用商业化工具以及预先设计好的标准单元库、宏单元库已经使得ASIC设计成为速度最快、成本最低而且错误最少的一种IC设计方法，因而ASIC和ASIC设计方法已迅速在工业界的各个领域得到推广。
ASIC 的设计可以粗略地分为逻辑设计——设计输入、逻辑综合、仿真以及测试；物理设计——平面布图规划（floorplan）、布局（placement）以及布线（rounting）。
确定设计描述的功能正确之后，便可借助综合器（synthesizer）进行ASIC逻辑综合。综合结束后，为了及早地发现错误、排除错误，可以进行综合后的门级时序仿真，如果结果有错误就可以马上回到代码设计阶段纠正错误，直到仿真结果符合要求。综合后仿真可采用Cadence公司的NC_Verilog工具带入综合生成的标准延时文件（.sdf）和门级网表（.v）的方法进行。
接下来流程转入版图设计，在集成设计环境下，可以将综合生成的网表读入，在工艺物理信息库及时序库配合下，进行整个芯片的布局布线。布局布线完成后，可得到一个初步的版图。为了验证实际布线后寄生效应是否会导致时序出错，必须进行版图后仿真。另外，还需要对版图进行DRC（Design Rule Check）、LVS（Layout Versus Schematic）验证。
本章将重点介绍ASIC逻辑综合和ASIC自动布局布线两个关键环节。
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