【摘要】：在Verilog中，基本的功能单元就是模块。SystemC有类似的结构——sc_module，它提供了和其他sc_module做连接的端口、层次化结构、进程和方法等行为。模块就是一种语法结构，而组件就是一个与语法无关的对象的封装。组件可以用SystemC和SystemVerilog的模块来搭建，但是也可以使用C++的类或VHDL的实体和结构体。为了搭建一个可重用的组件，你必须清楚地定义用来通信的接口、通信的方法和结构与行为的边界。组件是一个黑盒子，只通过接口进行连接和通信。
2.2 验证组件和接口
在Verilog中，基本的功能单元就是模块（module）。模块包含结构和行为，还有和其他模块的接口。SystemC有类似的结构——sc_module，它提供了和其他sc_module做连接的端口、层次化结构、进程和方法等行为。这些语法结构基本的特点是把某些行为和结构封装起来，通过定义好的接口和外面通信。
模块（module）就是一种语法结构，而组件就是一个与语法无关的对象的封装。组件可以用SystemC和SystemVerilog的模块来搭建，但是也可以使用C++的类或VHDL的实体（entity）和结构体（architecture）。我们用模块（moudel）这个术语来代表特殊的语法结构，用组件（component）来代表更加普遍意义上的封装行为。
AVM主要关注的是如何搭建一个可重用的组件。为了搭建一个可重用的组件，你必须清楚地定义用来通信的接口、通信的方法和结构与行为的边界。组件是一个黑盒子，只通过接口进行连接和通信。你不能“接触”组件内部的对象。
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