半导体存储芯片结构

4.4.1　半导体存储芯片结构

存储器通常由地址寄存器、地址译码器、存储矩阵、控制逻辑和数据缓冲器组成。为了方便用户使用，每一个存储芯片都设计成能和CPU（或系统总线）直接相连并能独立进行读/写的形式。即每一个存储芯片内都含有地址译码器、存储矩阵、控制逻辑和数据缓冲器等模块，如图4.3所示。

图4.3　存储器芯片方框图

1．存储矩阵

在计算机中，一个存储单元能够存放一个8位二进制信息，即存放一个字节。实际上，存储单元是由基本存储单元组成的。一个基本存储单元（简称基本单元）是能存放一位二进制信息的电路。因此，存储芯片中有许许多多的基本单元。在物理结构上，这些基本单元按照一定的规律排成阵列。例如，4 096个基本单元可排成64×64的阵列。将这种由基本存储单元组成的阵列称为存储矩阵。

在对存储芯片进行操作时，一次只能选中存储矩阵中固定数目的基本单元，将这些基本单元合在一起称为一个芯片字。因此，对存储芯片操作是以芯片字为单位进行的，一次读/写一个芯片字。一个芯片字包括了若干个基本存储单元，或者说包括了若干位。早期，芯片字中位数只有l、4、8三种，近年来又推出了2位、16位、32位芯片字。存储矩阵是按照芯片字来组织的，即采用“A×B位”的逻辑结构，其中A为芯片所含芯片字的个数，B为芯片字的位数。

“芯片字”和平常所说的“字”不是一个概念，在计算机中，后者是指一个16位的二进制数，由两个字节组成，在存储器中需占用两个存储单元。计算机工作时对存储器的读/写操作不是以“芯片字”为单位，而是以存储单元为基本单位，即以字节为基本单位进行的。因此，在用存储芯片构成存储器时，需要进行组织。例如，对“8K× l位”芯片，需用8片才可构成一个以字节为单位的存储器，其存储容量为8 KB。在这个存储器中，每一个存储单元的8位分别位于8个芯片中，如图4.4（a）所示。而用“8K×4位”芯片构成相同容量的存储器，只需两片，这里每一个存储单元的8位分别位于两个芯片中，如图4.4（b）所示。对于“8K×8位”芯片，一个存储单元的8位都位于同一芯片之中，如图4.4（c）所示。

图4.4　8KB存储器的组织

2．地址译码器

从存储矩阵中选择所需的芯片字，需要对地址进行译码。从参与译码的地址线是否分组考虑，有两种译码方法，即线性译码（又称单译码）和复合译码（又称双译码）。以l024×l 位芯片为例，选择一个芯片字（该片的芯片字为一位，一个芯片字对应一个基本存储单元），需10根地址线。

图4.5　线性译码

（1）单译码结构

单译码是指地址线不分组而直接译码。如图4.5所示，对10根地址线直接译码（用2-10线译码器），译码器的输出线为l 024根，每一根对应一个基本单元。该译码电路相当复杂，需1024个10输入端与门（或10输入端与非门）。

（2）双译码结构

双译码是指将地址线分成两组分别译码，两组的输出共同选择一个基本单元。如图4.6所示，将10根地址线分成两组，配两个5线的2-5线译码器。对一个给定的10位地址码，两个译码器各有一根输出线被选择，这两根线交叉处的基本单元被选中，即唯一地选中一个基本单元。显然，译码的效果和第一种方法相同，但译码电路的开销大大减少，只需64个5输入端与门。

图4.6　双译码结构

3．控制逻辑和三态数据缓冲器

控制逻辑接收CPU发来的读/写信号及片选信号，对存储器进行读或写操作。若进行读，则被寻址的存储单元的信息通过数据缓冲器出现在数据总线上，供CPU读取；若进行写，则CPU将数据发送到数据总线，经三态数据缓冲器写入到相应的存储单元。