可控定时器实验

时间：2024-10-21 百科知识版权反馈

【摘要】：秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，在本实验中，对此没有很高的要求，秒脉冲产生电路可以由555集成电路或多谐振荡器来产生，还可以使用实验箱中信号源部分的1Hz秒脉冲信号。报警电路采用单稳态触发器74121加外围电路组成。4．根据实验指导书搭建电路完成实验，并用万用表测试74LS192典型管脚的电平变化情况，并写出详细的实验报告。

实验二十七　可控定时器实验

一、实验目的

1．掌握常用信号的产生原理。

2．了解可控定时器电路的基本原理。

3．掌握集成同步十进制加减计数器的基本原理。

二、实验原理

本实验要实现的功能是：

①具有显示二位十进制数的功能。

②设置外部操作开关，控制定时器的直接清零、启动和暂停／连续功能。

③计时器为0～99内任意值递增，递减，其计时间隔为1秒。

④计时器递减到零时或递增到最大值时数码显示不能灭灯，同时发出报警信号。

可控定时器电路的总体框图为图6－133所示。

图6－133　可控定时器电路的总体框图

由上图可以看出，定时电路一般由秒脉冲发生器、计数器、译码显示电路、辅助时序控制电路（简称控制电路）和报警电路等5个部分组成。其中，计数器和控制电路是系统的主要部分。计数器完成计时功能，而控制电路完成计数器的直接清零、启动计数、暂停／连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，在本实验中，对此没有很高的要求，秒脉冲产生电路可以由555集成电路或多谐振荡器来产生，还可以使用实验箱中信号源部分的1Hz秒脉冲信号。译码显示电路用74LS248和共阴的七段数码管组成。报警电路采用单稳态触发器74121加外围电路组成。

1．十进制同步加／减计数器74LS192（见图6－134）

图6－134　74LS192管脚分布图

图中为置数端，CP_U为加计数端，CP_D为减计数端为非同步进位输出端为非同步借位输出端，P₀、P₁、P₂、P₃为计数器输入端，MR为清除端，Q₀、Q₁、Q₂、Q₃为数据输出端。

其功能表如表6－29所示。

表6－29　74LS192功能表

当加计数到最大计数值时发出一个低电平信号（平时为高电平），当减计数到零时，输出一个低电平信号（平时为高电平）和的负脉冲宽度等于时钟脉冲低电平宽度。当清除端MR为高电平时，计数器直接清零；当MR为低电平，置数端也为低电平时，数据直接从置数端P₀、P₁、P₂、P₃置入计数器，当MR为低电平，置数端为高电平时，执行计数功能。执行加计数，减计数端CP_D接高电平，计数脉冲由CP_U输入，在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数端CP_U接高电平，计数脉冲由减计数端CP_D输入。

2．0～99内任意进制加减计数器（见图6－135）

图6－135　0～99任意进制加减计数器

图6－136　时钟信号控制电路

下面介绍0～99内任意加计数器的设计。

计数脉冲由CP_U1输入接CP_U2，将“清零”所对应的拨位开关拨成低电平；“置数”拨成低电平，完成置数，置数数据通过逻辑电平输出输入置数数据。注意置数时不要将数据超过9，因为在此实验中使用的是七段译码器，显示超过9时就会出现看似乱码的段码，实际并非显示不正确，而是不合人们的常规。置数完成后将“置数端”置高电平，则在秒脉冲的作用下，开始加计时。

减计数器的设计与加计数器设计类似，仅作简单的修改。计数脉冲由CP_D1输入接CP_D2。

3．时钟信号控制电路

电路图如图6－136所示，它控制1计数器的计数。当定时时间未到时，计数器高位的借位输出信号TC _D为1，则计数脉冲受“暂停／连续”开关S₂的控制。当开关S₂处于“暂停”状态时，G₃输出0，G₂关闭，封锁1Hz信号，计数器暂停计数；当开关S₂处于“连续”状态时，G₃输出1，G₂打开，计数器在1Hz信号的作用下，继续累计计数。当定时时间到时＝0，G₂关闭，封锁1Hz信号，计数器保持0状态不变。从而实现了时钟信号控制的功能。