基本门电路及软件使用实验

实验二十八　基本门电路及软件使用实验

一、实验目的

1．初步了解可编程逻辑器件（CPLD）设计的全过程。

2．掌握使用原理图设计基本电路的方法。

3．初步掌握Max＋plus II和ispDesignEXPERT软件的使用。

二、实验步骤

1．Max＋plus II部分

（1）进入WINDOWS操作系统，打开Max＋plus II。

①启动File\project\name菜单，输入设计项目的名字。点击Assign\Device菜单，出现图6－138的对话框，依据设计要求选择器件（本实验选用EPM7128SLC84－15）。

图6－138　选择器件对话框

注：若找不到EPM7128SLC84－15，请将上图Show Only Fastest Speed Grades前面的√去掉，就可找到EPM7128SLC84－15。

②启动菜单File\New，选择Graphic Editor File，打开原理图编辑器，进行原理图设计输入如图6－139所示。

（2）设计输入

①放置一个器件在原理图上

a．点击Symbol／Enter Symbol进入图6－140所示界面。

b．在光标处输入元件名称或用鼠标点击元件，按下OK键即可。

c．如果安放相同元件，只要按住Ctrl键，同时用鼠标拖动该元件。

图6－139　图形编辑器选择窗口

图6－140　输入元件对话框

d．图6－141为元件安放结果。

②添加连线到器件的管脚上

把鼠标移到引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线，如图6－142所示。

图6－141　元件安放结果

图6－142　连线效果图

③保存原理图

单击保存按扭，对于第一次输入的新原理图，出现类似文件管理器的图框，选择合适目录、合适名称，保存刚才输入的原理图6－142。原理图的扩展名为．gdf，本实验取名test．gdf。（注意此文件名必须与项目名相同）

（3）编译

启动Max＋plus II\\COMPILER菜单，按START开始编译，并显示编译结果，生成pof文件，以备硬件下载和编程时调用，同时生成．rpt文件，可详细查看编译结果，如图6－143所示。

图6－143　编译器的编译过程

（4）管脚的重新分配与定位

启动Max＋plus II\\Floorplan Editor菜单命令，出现如图6－144所示的画面。

图6－144　管脚的重新分配图

Floorplan Editor显示该设计项目的管脚分配，这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下：

①按下，所有输入、输出口都会出现在Unassigned Nodes栏框内。

②用鼠标按住某输入／输出口名称，并拖到下面芯片的某一管脚上，松开鼠标左键，便完成一个管脚的分配。

注意：芯片上有一些特定功能管脚，进行管脚编辑时一定要注意。另外，在芯片选择中，如果选Auto，则不允许对管脚进行再分配。

（5）下载所需的硬件资源

将7128适配板固定在主电路板上，将对应的数据跳线连好，用25芯的并口线与主机相连，打开主机电源。此时适配板上的电源指示灯亮，表明此时适配板已经上电。实验箱的下载方式是使用实验箱所附的25芯电脑线，它的下载电路做在适配板上，因此只需要这种并口对并口的线即可。

（6）器件下载

①启动Max＋plus II\\Programmer菜单，出现如图6－145所示对话框。

②选择JTAG\Multi－Device JTAG Chain菜单项。

③启动JTAG\Multi－Device JTAG Chain Setup…菜单项，如图6－146所示。

图6－145　器件下载对话框

图6－146　下载文件选择

④点击Select programmimg File…按扭，选择要下载的．pof文件，然后按Add加到文件列表中。

⑤如果不能正确下载，可点击Detect JTAG Chain Info按扭进行测试，查找原因。最后按OK键退出。

⑥这时回到图6－145的状态，按Program按扭完成下载。

说明：为生成．pof文件，前面编译时，要确认没有选中Functional SNF Extractor。如果下载前进行了管脚重新分配，则必须重新编译。

（7）电路板连线

下载成功后，就可以使用可编程逻辑器件进行功能的实现了。我们以一个最简单的非门来说明。假设我们定义芯片7128的第5脚做输入用，第50脚做输出用，此时就可以在适配板上标有5的插孔输入一占空比不为50%的方波，在标有50的插孔上测试输出波形，测试看到的应是输入波形的反向波形。

图6－147

附：用硬件描述语言完成译码器的设计。

①生成设计项目文件。

②启动File\New菜单命令，如图6－147所示。

③选择Text Editor file，点击OK按钮。

④键入程序如下：

⑤生成．tdf文件，然后进行编译即可。

管脚分配与下载均与原理图输入相同。

2．ispDesignEXPERT部分

（1）进入Windows操作系统，打开ispDesignEXPERT。

①启动File\\Open Project菜单，打开设计项目的名字。没有项目可以点击File／New－Project，创建一个新项目。点击Source\Open菜单，出现图6－148对话框，依据设计选择器件。本实验一律选用ispLSI1032E－70LJ84。至于软件的安装方法请参考实验箱附带光盘中的说明，安装一律按照默认路径进行，在一般情况下不要改动其路径。

图6－148　器件选择对话框

②启动菜单Source\New，选择Schematic，打开原理图编辑器，输入文件名进行原理图设计，如图6－149所示。

图6－149　原理图编辑器

（2）设计输入

图6－150　器件选择对话框

①放置一个器件在原理图上。

a．从菜单栏选择Add，然后选择Symbol，出现如图6－150所示的对话框。

b．选择GATES．LIB库，然后选择G＿2AND元件符号。

c．将鼠标移回到原理图纸上，注意此刻AND门粘连在你的光标上，并随之移动。

d．单击鼠标左键，将符号放置在合适的位置。

e．第一个AND门下面放置另外一个AND门。

f．鼠标移回到元件库的对话框，并选择G＿2OR元件。

g．OR门放置在两个AND门的右边。

h．现在选择Add菜单中的Wire项。

i．单击上面一个AND门的输出引脚，并开始画引线。

j．随后每次单击鼠标，便可弯折引线（双击便终止连线）。

k．将引线连到OR门的一个输入脚。

l．重复上述步骤，连接下面一个AND门。

②添加更多的元件符号和连线

a．采用上述步骤，从REGS．LIB库中选一个g＿d寄存器，并从IOPADS．LIB库中选择G＿OUTPUT符号。

b．将它们互相连接，实现如图6－151所示的原理图。

图6－151　各器件互相连接图

③完成你的设计

在这一节，通过为连线命名和标注I／O Markers来完成原理图。

当要为连线加信号名称时，你可以使用Synario的特点，同时完成两件事——同时添加连线和连线的信号名称。这是一个很有用的特点，可以节省设计时间。I／O Markers是特殊的元件符号，它指明了进入或离开这张原理图的信号名称。注意连线不能被悬空（dangling），它们必需连接到I／O Marker或逻辑符号上。这些标记采用与之相连的连线的名字，与I／O Pad符号不同，将在下面定义属性（Add Attributes）的步骤中详细解释。

a．为了完成这个设计，选择Add菜单中的Net Name项。

b．屏幕底下的状态栏将要提示你输入的连线名，输入“A”并按Enter键，连线名会粘连在鼠标的光标上。

c．将光标移到最上面的与门输入端，并在引线的末连接端（也即输入脚左端的红色方块），按鼠标左键，并向左边拖动鼠标。这可以在放置连线名称的同时，画出一根输入连线。

d．输入信号名称现在应该是加注到引线的末端。

e．重复这一步骤，直至加上全部的输入“B”，“C”，“D”和“CK”，以及输出“OUT”。

f．在Add菜单中选择I／O Marker项，将会出现一个对话框，请选择Input。

g．将鼠标的光标移至输入连线的末端（位于连线和连线名之间），并单击鼠标的左键。这时会出现一个输入I／O Marker，标记里面是连线名。

h．鼠标移至下一个输入，重复上述步骤，直至所有的输入都有I／O Marker。

i．现在请在对话框中选择Output，然后单击输出连线端，加上一个输出I／O Marker。

至此原理图就基本完成，它应该如图6－152所示。

图6－152　完成的原理图

④定义pLSI／ispLSI器件的属性（Attributes）

你可以为任何一个元件符号或连线定义属性。在这个例子中，你可以为输出端口符号添加引脚锁定LOCK的属性。请注意，在ispEXPERT中，引脚的属性实际上是加到I／O Pad符号上，而不是加到I／O Marker上。同时也请注意，只有当你需要为一个引脚增加属性时，才需要I／O Pad符号，否则，你只需要一个I／O Marker．

a．在菜单条上选择Edit＝＞Attribute＝＞Symbol Attribute项，这时会出现一个Symbol Attribute Editor对话框。

图6－153　属性

b．双击需要定义属性的输出I／O Pad。

c．对话框里会出现一系列可供选择的属性，如图6－153所示。

d．选择Synario Pin属性，并且把文本框中的“＊”替换成“4”。

e．关闭对话框。

注意：此时数字“4”出现在I／O Pad符号内。

⑤保存以完成的设计

a．从菜单条上选择File，并选Save命令。

b．再次选File，并选Exit命令。

（3）编译

①在项目管理器左边选择源文件名，右边将出现该文件的编译过程。

②双击其编译过程，系统开始自动进行编译。如果源文件无误，编译通过后，将会出现一个绿色的“√”，如图6－154所示；否则会打开一个错误报告浏览器，报告出错信息。

图6－154　编译对话框

（4）JED文件生成与下载

①生成JED文件

a．在完成设计输入和编译过程后，单击源文件中的器件名，右边将出现相应的编译过程，如图6－155所示。

b．依次双击有循环符号的各项，项目管理器将链接所有的源文件，并进行逻辑分割、布局和布线，最后将设计适配到所有器件中，并产生JEDEC文件，如图6-156所示。

图6－155

c．如果设计正确，双击项目管理器中的Compiler Report项，可以在报告浏览器中查看引脚分配以及JEDEC文件等信息。

图6－156　生成JEDEC文件

②JED文件的下载

JEDEC文件生成后，需要装入（即下载）到ispLSI器件中。LATTICE公司有专门的器件下载软件——ISP Chain Download（IDCD）软件。IDCD下载软件由计算机的并口经过编程电缆送到芯片的编程控制端，最终完成芯片设计。

a．选择Tools菜单中的ispDCD项启动IDCD软件。如图6-157所示。

b．选择菜单File中的New项，在Options中选择ISP Chain Interface。在IspInformatiom／Please Select the Default中选中1032E。单击“OK“按钮确认后，屏幕上出现如图6－158所示的画面。

图6－157　启动IDCD软件

c．单击Device的下拉菜单，选择所需要的器件。

d．单击“Browse”按钮，输入JEDEC文件名。注意选择正确的路径。

e．单击Operation的下拉菜单，选择下列项目之一：

Program ＆Verifty：　　编程下载并进行核对

Verify：　　　　　　　 只进行核对

Checksum：　　　　　　 校验和

Erase：　　　　　　　　擦除

No Operation：　　　　 不操作

图6－158　选中1032E后的对话框

f．接上下载电缆线打开电源，单击RUN图标（图标为一个正在跑的小人），开始下载。这时项目管理器右边的Status栏给出下载通过与否（PASS或FALL）的信息，下边的状态栏（message）提供下载的各种信息。如果下载成功，状态栏显示：Run Operation successful；否则，显示Run Operation unsuccessful。

三、实验硬件要求

1．数字逻辑电路实验箱。

2．数字逻辑电路实验箱1032E适配板和7128适配板。

3．信号源（可以使用实验箱中的信号源部分）。

4．双踪示波器。

四、实验预习要求

1．查找有关可编程逻辑器件方面的知识，加强对有关概念的理解。

2．查找有关软件使用方面的书籍，仔细阅读其中的使用说明。

3．如果有条件，自己学习安装Max＋plus II等软件，参考实验指导书学习它的使用方法。

4．如果你想了解更多的了编程逻辑器件方面的知识，可以上网查找，再此提供一个基本的网址：http：／／www．FPGA．com．cn。

五、实验报告要求

1．将你查找的有关可编程逻辑器件方面的知识汇总，写出一篇学习论文。

2．将你学习到的有关Max＋plus II等软件的使用方法写出心得体会。

3．根据实验指导书操作Max＋plus II等软件，完成下面的原理图输入，并且编译、下载，在适配板上实现其功能。

具体的电路原理图如图6－159所示（用Max＋plus II完成，下同）。

图6－159　半加器原理图

图6－160　全加器原理图

＊7128模块使用MaxPluss II软件，1032模块使用ispDesignEXPERT软件，本实验箱仅初步接触EDA功能，想深入学习可参考我们公司的EDA系列实验箱及相关资料。